PCIe Express® 實體層從 Gen 4.0 快速發展至 Gen 5.0，最後再升級至 Gen 6.0，而 6.0 規範已包含了開發晶片所需的一切資訊。資料傳輸速率從 16 Gt/s 提升至 32 GT/s，而 Gen 6.0 更是高達了 64 GT/s (每秒千兆傳輸速率)。而且，我們首次採用 PAM4 多層訊號，這可讓我們在單一單位時間內編碼兩位元資訊，進而促使 Gen 5.0 的資料速率提升了一倍。

在 Tektronix 創新論壇上，太克很榮幸地與兩位業界專家進行了一次小組討論：新思科技 (Synopsys) 的 Madhumita Sanyal 和安立知 (Anritsu) 的 Hiroshi Goto。我們討論了最新 PCIe 版本索面臨的挑戰以及 7.0 可能面臨的挑戰。PCIe Express 6.0 的開發和設計仍在不斷演化並趨近成熟，包括外形標準、測試規範等。然而，PCI-SIG® 已經公告 Gen 7.0 且已經展開相關工作，預計 2025 年將完成基本規範。我們有望達成每秒 128 千兆傳輸速率和與如同 Gen 6.0 的 PAM4 訊號傳輸技術。
 

Data Rate	PCIe 4.0	PCIe 5.0	PCIe 6.0
	16 GT/s	32 GT/s	64 GT/s (PAM4)
Add-in Card Loss	8dB @ 8Ghz	9.5dB @ 16GHz	8.5dB @ 16GHz
Full Channel Loss	- (27 to 30) dB @ 8GHz	- (34 to 37) dB @ 16GHz	- (30 to 33) dB @ 16GHz
Reference CTLE	2 Poles; 1 Zero	4 Poles; 2 Zero	6 Poles; 3 Zero
Reference DFE	2-Taps	3-Taps	16-Taps
Eye Width (Rx Test)	18.75 ps	9.375 ps	3.125 ps (top eye)
Eye Height (Rx Test)	15 mV	15 mV	6 mV (top eye)

正如 Madhumita 所言：

「我們現在正處於一個非常有趣的時代，傳輸速率從 64 Gt/s 提升到了 128 GT/s。因此，這基本上需要 1.6 TB 乙太網路，具有 16 個傳輸速率為 128 Gt/s 的通道 (總傳輸速率為每秒 2 TB)、單向頻寬。這是來自乙太網路世界的要求。同時還保留了 PAM4，Nyquist 現在為 32 GB，但需要向後相容所有前代產品。」


「我認為仍然會使用 Flits，誰知道哪個 FEC 可能更強大呢？ 就像乙太網路 LAN Reed Solomon 一樣需要 FEC，或者輕型 FEC 仍然可以做到，也會增加位元速率規格。但當然，就通訊協定本身而言，可能會進行極顯著的進化。我認為電氣設備環境將會極為嚴苛，這具體取決於 PCI-SIG 如何定義通道。我們可能需要新的主機板、連接器和電纜。SERDES 發射器和接收器架構肯定會面臨一些全新的挑戰。」


Hiroshi Goto 補充道：

「套件增加了，會有多少通道損耗？ 從 Gen 5.0 到 Gen 6.0，從 32 GT/s 到 64 GT/s——P 和 N 之間的偏移，無論是正或負，現在都極其關鍵。一公釐的電纜差異就會造成五皮秒的失配。所以，P 和 N 偏移失配也會產生關鍵的影響。」

“「業界已經進行了大量工作來研究如何保持與卡機電 (CEM) 連接器的向後相容性。我認為這是值得關注和觀察的問題。我們是否能夠繼續實現向後相容性？ 我們是否必須考慮從主機到端點的替代連接類型？」

小組討論結束後，Tektronix 參加了 2023 年在美國加州聖克拉拉 (Santa Clara) 舉行的 PCI-SIG 開發者大會，會上 PCI-SIG 宣布 PCI Express (PCIe) 7.0 規範已達到 0.3 版。